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【原创】基于AlteraDE2的数字实验—001_(DE2)(DigitalLogical)(Verilog)
网友分享于:Jun 13, 2018 12:02:06 AM    来源: IT货架   

Project 2

    本实验主要是练习计数器,以及利用计数器分频。

本实验包含以下内容

1. 时钟分频

2. 十进制计数器

3. 十六进制计数器

4. Quartus II的编译报告

设计

1. 时钟分频

    把DE2上的50MHz的时钟分成以下7种:

image

在顶层模块(diglab2)里我们把上述分频得到的7个时钟组成的数组叫做myclock。

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image

分频所得的时钟可映射到外部I/O接口,以备他用:

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把1Hz-10KHz的时钟接到绿色LED.观察.只有1Hz和10Hz的可辨.

image

本实验分频的思路很简单,先把50MHz的时钟用50分频分成1MHz,然后再用10分频递推分频,直到1Hz.有点像行波进位加法器的思路,同样,性能应该也不高,后面我们会提到.

2. 十进制计数器

    用1Hz的时钟驱动2个十进制的计数器,并将其输出显示在HEX7-6上

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2个进位信号分别接到LEDG7和LEDG6.

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3. 十六进制计数器

    用1Hz的时钟驱动一个十六进制的计数器,其输出显示在HEX0.

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4. 本实验完整代码如下:

10分频仿真结果:

div_10

10进制计数器仿真结果:

10_counter

时序分析结果:

timing_error

小结

     本实验分频的思路虽然简单,但由时序分析的结果可知,存在延迟不匹配的情况,建议实际分频时用PLL模块.

参考

1. John  S. Loomis, diglab2.http://www.johnloomis.org/digitallab/diglab/diglab2/diglab2.html

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